Technology sharing

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Cum uterque magister acus utiturClassificationSchematicum schematis microcontrolleris non inveniin ordinePropositum non convenit ad eenshotsscras cuiusque moduli singillatim proponendas, ideoque haec pars schematis schematis magistri utitur.

1. Power copia

1.1 Introductio ad potestatem copia

1.1.1 Digital potentia et terra (VDD et VSS)

digital potentia Fibulae intentionem praebent omnibus partibus ambitus digitalis. Hi circuli digitales includunt:

• Processus core: Executor instructiones et processus data.
• Memoria: Including Flash and SRAM, used to store programs and data.
• Peripherales digitales: GPIO, UART, SPI, I2C, TIMERS, etc., pro variis communicationibus digitalibus adhibitis et potestate.
• Oscillator internus: Horologii signa generat ut processus pellatur et alia peripheralia.

digitallyPaxillos terram designationem praebent omnibus partibus ambitus digitalis, e quibus;

• Omnis vena suppleta per VDD tandem revertetur ad VSS ut ansam current completam formet.
• In consilio PCB, omnes VSS fibulae in plano communi coniungi solent ad strepitum electricam et impedimentum reducendum.

1.1.2 Analogia potentia et terra (VDDA and VSSA)

Analog potentia copia Clavi intentionem praebent omnibus partibus ambitus analogorum. maxime includit:

• ADC (analog-ad-digital converter); Analog ad signa digital converte annuit.
• DAC (Digital to Analog Converter); Convoco digital annuit ad Analog annuit.
• Internum referat fontem voltage: Praebere firmum intentionem referentiae ADC et DAC ut accurate conversionem curet.

AnaloglyFibulae terram referentias praebent omnibus analogicis partibus ambitus, inter quas;

• Sicut VSS, omnis vena per VDDA suppleta tandem ad VSSA revertetur ut ansam current completam formet.

1.1.3 Differentiae et coniunctiones duarum potentiarum

Circuli digitales solent sonum mutandi mutandi frequentiam producere. Si hae crepitus directe intermixti circuitus analogorum, instabilitatem et accurationem analogorum significationum reduci facient. Ergo, utens potentia analogi separato suppeditat et ratione, potest hoc impedimentum reducere.

Analoga circuitus requirunt copiam vim mundissimam et stabilem ut processus signi accurate provideatur, ergo VDDA cum incremento ambienti eliquandi saepe decoquatur.

Ad reducendum impedimentum altum frequentiae soni generati per circulos digitales in circuitus analogorum, VSSA et VSS separatim discursum in consilio PCB solent, et in uno tantum puncto coniunctae, plerumque prope potentiae diverticulum.

1.2 Introductio ad eliquare

3.3V copiam potentiae a microcontroller usui introducendam.

(1) 120R globuli magnetici

• effectus; Grana magnetica sunt impedimenta alta frequentia componentia in serie in linea potentiae connexa.Prohibet summus frequentia sonitus propagandi per potentias lineas.
• principium; Grana magnetica impedimentum gravem sub DC et humili frequentia AC significationibus exhibent, sed impedimentum altum in frequentiis altis exhibent, percolando sonum altum frequentiam.
• elige; 120Ω globulis ferreis typice usi sunt ad suppressionem sonitus in medio range frequentia. Sat habet impedimentum in alto frequentia, ut extenuata sonitus.

(2) 10µF capacitor

• effectus; 10µF capacitor ad eliquationem frequentiae humilis,Lenis DC voltage, eliminat ambigua copia inferioris frequentia virtutis.
• principium; Maiores capacitatis bonae minorem impedimentum frequentiis humilibus habent, quae efficaciter dc intentione et de humili strepitu sonum eliquare possunt.
• Locus: 10µF capacitores de more ponendi sunt in limbo potentiae ad voltationem per reticulum potentiae levandum.

(3) 0.1µF capacitor

• effectus; 0.1µF capacitor ad altam frequentiam eliquandi,Summus frequentia premit strepitum et clavum impedimentum.
• principium; Minores valores capacitatis minorem impedimentum in frequentiis altis habent et efficaciter altam frequentiam strepitum et clavum impedimentum eliquare possunt.
• Locus: 0.1µF capacitores de more prope singulas VDD/VDDA clavum ponuntur quam proxime ad IC, ut efficacissimum sonum eliquationis frequentiae altum praebeant.

(4) 10nF capacitor

• Vincula additamenta eliquare: In coniunctione cum aliis capaci- toribus sparguntur (10µF, 0.1µF), potest latius frequentiam complecti et plenam manum potestatem praebere sonum suppressionis ad copiam potestatis analogicae (ut supra dictum est, potentia analogi copia pura esse debet) .

1.3 Circuit diagram

1.4 Chen intelligit (fortasse non possum intelligere)

Signorum digitalium (copiarum potentiarum digitalis), ut signa differentialia in lineis signo positis, 1 est 1, 0 est 0, differentia satis magna est, non facile confundit, sed cito mutatur, intercedit ad alias formas significationum (hic refertur to analog signum), ut signa digitalis et analoga signa distinguantur.

Secundo, signa analoga non sunt sicut signa digitalia ubi 1 est 1 et 0 est 0. Eius valor convertetur in numerum binarium respondentem, ut accuratior et eliquatio arctior esse debeat.

2. Reset

2.1 processus opus

1. Normalis operatio status: Cum puga pyga reset non urgetur, resistor viverra-sursum RST clavum altum sustinet. Hoc tempore, microcontroller est in conditione operationis normalis.
2. Reset premere puga: Cum puga pyga premetur, RST paxillus directe ad terram deprimitur. Hoc triggers reset processus microcontroller.
3. Reset puga est dimittere: Cum puga pyga reset dimissa est, RST paxillus ad altam redit per resistor viverra. Facultates decoctionis necessariae sunt ut aliquem strepitum transeuntem in processu recuperationis evolare (decoquatur etiam in processu diurnariis) et curet ut paxillus RST ad altam stabilitatem redeat ut microcontroller a repositione statu recte incipere possit.

2.2 Praecipua rerum adiuncta

• Intercessiones externae: In ambitu cum impedimento electromagnetico valido, clavus reseti impedire potest, unde in rete rete falsum. Apta eliquatio circuii (qualia sunt maiores capacitores vel resistentes inferiores viverra-sursum) impedimentum immunitatis amplius augere possunt.
• Reset tempus: Valor capacitoris decoctionis tempus constantem rei signum determinat. Maior facultas consequitur spatium reseti longioris sed eliquationem sonum frequentiae humilium melius praebet. Id ipsum eligendi necessitatibus est.

2.3 habeo quaestionem stultus

Quaeritur: Cur potestas copia extrahatur ad vim digitalem copia VDD loco analoga copiarum VDDA?

respondeo:

1. Power copiam stabilitatis

firmitas VDD; VDD copia digitalis est, quae plerumque directe a regulante intentione movetur. Reset circuitus fontem stabilem intentionis requirit ut firmitas signo resetis fiat.

VDDA pendet ab VDD; VDDA analoga potentiae copiae est. Quamvis etiam valde stabilis sit, plerumque in VDD pro potentia copia nititur. In quibusdam consiliis, VDDA percolantur et componantur ad necessitates circuitus analogorum, et initium celeritatis et stabilitatis leviter potest esse leviter. tardius VDD.

2. Effectus reset circuitus in digital circuitus

Reset circuitus maxime in circulis digitales iaculari; Signum resetis maxime adhibetur ut gyros digitales intra STM32 retexere (including CPU et peripherales). Volgatio operans circulorum digitalium VDD est, ergo aptius est ad VDD clavum reset trahere.

3. Power copiam current onus considerations

VDD current facultatem: Praesens copia capacitatis potentiae VDD copia maior esse solet quam VDDA quia potestatem toti digitali parti tribuit, incluso processus, memoriae et periphericis. Praesens onus resistentis viverra-up minimum effectum habet in VDD.

VDDA onus postulata alta sunt; Potentia VDDA suppeditat maxime partes analogas (ut ADC, DAC, etc.). Coniuncta resistenti viverra ad VDDA potest onerationem et strepitum superfluum inducere, circa analogorum circuitus observantiam.

2.4 Circuitus diagramma

3. Satus CALCEUS

3.1 Introductio

FABULARUM CALCEUS (BOOT0 et BOOT1) adhibentur ut satus modum microcontrollerum eligere. Modi satusndi diversi per diversas junctiones graduum acum seligi possunt, ut in figura infra ostendetur;

3.2 Ambitus

BOOT0 et BOOT1 paxillos microcontrolentis per 2×3 capitis clavum virilem educ.thoracem laneum cap Select VDD_MCU (1) sursum et GND (0) deorsum configurare satus modum microcontroller. Satus methodus a magistro electa est: tabernus a constructo in SRAM, ut infra patebit.

4. Crystal circuitu

4.1 Cur STM32 duobus cristallis oscillatoribus circuitibus eget?

STM32 microcontrollers duobus cristallis oscillatoribus circuitibus uti solent ad diversa horologii requisita:

• Pelagus cristallus oscillator circuitus (8MHz); Solebant praebere horologii principalis systema (HSE, High-Speed ​​Horologii externi). Hic fons horologii soleat adhiberi ad nucleum processus unitatis microcontrollorum, velocitatis peripheralium (qualis USB, CAN, etc.), et functiones quae altam praecisionem requirunt, horologiorum alta velocitas.
• Secundarium circuitus crystalli oscillatoris (32.768kHz); Solebat horologium humilis-potestatem praebere (LSE, Horologii externi Low-Speed). Hic fons horologii plerumque adhibetur pro horologii reali tempore (RTC, horologii real-time) et functiones leonum in modis humilibus potentiae. Frequentia 32.768kHz iusta est pro leone, cum commode adhiberi potest ad 1 secundas periodos horologii generandos (32,768 2 evehitur ad potestatem 15th, numerationi binariae aptam).

4.2 Cur frequentia horum duorum crystallorum oscillatorum circuitus tales sunt?

Electio oscillatorum crystallorum diversarum frequentiarum et specificationum maxime innititur his rationibus:

• 8MHz crystallus oscillator (cristallus oscillator principalis);

  • Frequentia lectio: 8MHz communiter adhibita frequentia alta est quae horologii postulationi STM32 core et velocitate peripheralium occurrere potest.
  • Onus capacitatis (22pF); Firmitatem et firmitatem oscillatoris crystalli in hac frequentia obtine. 22pF commune onus capacitatis valoris usus est ad aequandum requisitis oneris oscillatoris cristallini.

• 32.768kHz crystallus oscillator (secundarium crystallum oscillator);

  • Frequentia lectio: 32.768kHz est vexillum RTC oscillatoris crystallini frequentiae et ad applicationes horologii humilis aptae.
  • Onus capacitatis (10pF); Huius valoris humilis capacitor aptus est oscillatoribus cristalli frequentiae humilis ut oscillationem stabilem in frequentiis humilibus curet.

4.3 Quomodo cristallus oscillator circuit opus? (Facilius est intelligere problemata 4.4 et 4.5)

(1) Crystal oscillator incipit oscillans

• Cum potentia versatur, crystallus oscillator signum oscillationis infirmum generare incipit.
• Hoc signum intrat STM32 circulum oscillatorem internum per OSC_IN acum.

(II) facultatem temperatio Load

• Capaces C1 et C2 cum crystallo laborant, ut oscillationes crystallinae in frequentia sua exprimentia.
• Pretium capacitatis onus in amplitudine 10pF ad 22pF eligi solet, sed valor actualis secundum speciem oscillatoris crystalli et capacitatis parasiticae tabulae ambitus componi debet.

(III) signum amplificationis

• Circuitus oscillator intra STM32 signum initus debilis oscillationis amplificat et signum horologii stabilis gignit.
• Hoc horologium firmum signum output per OSC_OUT clavum est et ut systema horologii pro STM32 adhibitum est.

(IV) signum feedback

• Circuitus oscillator alit signum oscillationis ampliatum reductum ad oscillatorem cristallinum per ambitum OSC_OUT clavum ad conservandum oscillationem oscillatoris crystalli.
• Haec feedback ansam efficit ut crystallus oscillator pergere possit ad signum oscillationis stabilis producendum.

(Nunc intelligis ansam esse in circuitu oscillatoris crystalli).

4.4 Cur cristallinus oscillator principalis circa OSC magnam resistentiam habet? Habetne aliquem effectum?

Praecipuus cristallus oscillator circuit magnum 1MΩ resistorem continet (plerumque inter OSC_IN et OSC_OUT connexum).

• Satus ne difficultatibus Magna resistor viam initialem praebet feedback, quae adiuvat ut cristallum oscillatorium cito incipiant in potestate, difficultatibus satus difficultatibus ab instabilibus condicionibus initialibus causatis vitando.
• Oscillatio stabilis; Magna resistor initium processus oscillatoris stabilire potest et curare ut oscillator statum stabilem cito ingredi possit, postquam incepit.

(Ut simpliciter ponatur, significat cito ansam currentem, de quo in 4.3.) formant.

4.5 Cur cristallus secundus oscillator circuii OSC32 magnae resistentiae non habet?

Causae cur ambitus oscillator cristallinus secundarius plerumque non requirit magnum resistentem includunt:

• Frequentia autem et potentia humiles sunt; 32.768kHz cristallus oscillator in infima frequentia et potentia operatur, et faciliter est ut surgamus sine additis resistentibus ut auxilium surgamus.
• Humilis potentia consummatio designatur; Secundarium cristallum oscillatoris ambitus in RTC et humilium potentiarum applicationibus solet adhiberi.

4.6 Circuit tabula

5. RTC real-time horologium

5.1 Function of VBAT pin

Clavus VBAT ad RTC ac tergum registrarum potentiam adhibetur ut RTC operari pergere possit, remota copia principalis.

5.2 Design principia

1. Praecipua copia (VDD_MCU); Cum copia principalis potentiae (VDD_MCU) sit amet, diode BAT54-C in promptu est, VBAT paxillus intentionem VDD_MCU per diodam obtinet, ac RTC ac tergum mandare operis normaliter.
2. Tergum potentia copia: Cum copia principalis potentiae dissociata est, BAT54-C diode impedit fluxum contrarium currentis. RTC et mandare tergum pergere potest ut ex copia potentiae tergum (sicut pilae globuli) per ZH1.25-2A iungo. ut RTC tempus et tergum notitia non amittetur.

5.3 Schematic diagram

5.3.1 Munus BAT54-C diode

1. Virtus praestatur copia: Cum copia principalis potentiae existit, diode promptum est ut VBAT paxillus stabili intentione copiam accipiat; quod rtc pergit operari.
2. Praeveni contra current: Curare ut cum potestas principalis disiungitur, tergum potentiae currentis non refluit ad praecipuum ambitum virtutis vitandum consummationem necessariam et damnum circa ambitum possibilem. Eodem tempore etiam cavetur ut cum copia principalis potentiae plerumque suppletur, impetus chip non refluat in tergum altilium, damnum causandi.

5.3.2 Function of ZH1.25-2A connector

1. Tergum potentia interface: Praebet interfacem coniungendi cum potentia tergum, ut facile connectere ac reponere batteries vel alia potentia tergum.
2. Supply via virtutis obtine; Per iungo ZH1.25-2A, tergum copiarum copiae intentione VBAT clavum fideliter praebere potest ut copia potentiae RTC non interrumpatur.

6. Flash chip

6.1 munera Chip

In microcontrolers STM32, memoria Flash externi (qualis usus W25Q64JVSSIQ in hoc proposito) solet adhiberi ad firmware, datas trabes vel alias applicationes quae repositiones non-volatiles requirunt.

6.1 Pin introduction and circuit design concept

1. CS # (Chip Selecta):

• consilio; Clavus CS# per PA15 paxillus regitur. Humilis gradus operatur spumam, altam de spuma vertit.
• principium; Cum CS# est humilis, Flash chip electo et STM32 communicare potest cum eo; cum CS# altus est, Micare chip iners est.

2. SO (Vide Output);

• consilio; SO paxillus cum STM32 per clavum PB4 coniungitur (MISO, Magister In Slave Out).
• principium; Solebant mittere notitias ex chip Flash ad STM32 in communicatione SPI.

3. WP# (Write Protect):

• consilio; WP# paxillus directe ad 3.3V copiam potentiae coniungitur.
• principium; Connect WP # ad altam (3.3V) ut disable scribere munus tutela et operas scribere.

4. GND (ground);

• consilio; GND paxillus cum terra coniungitur.
• principium; Circuitus vim praebet pro chip.

5. SI (Serial Input);

• consilio; SI paxillus cum STM32 per clavum PB5 coniungitur (MOSI, Magister Out Slave In).
• principium; Solebant mittere notitias ex STM32 ad Flash chip in SPI communicatione.

6. CLK (Clock);

• consilio; Clavus CLK cum STM32 per PB3 clavum iungitur.
• principium; Horologium signum praebet communicationis SPI, generatae et moderatae ab STM32.

7. HOLD3 #:

• consilio; HOLD3# paxillus cum 3.3V copia potentiae coniungitur.
• principium; Coniungere HOLD3# ad altam gradum (3.3V) munus inactivandi moras et permittere chip Mico ad normaliter operandum.

8. VCC (Power Supple);

• consilio; VCC paxillus cum 3.3V copia virtutis coniungitur.
• principium; Provide opus voltage pro Flash chip.

9. Power filter circuit

• consilio; Copia potentiae 3.3V ad terram per 0.1uF capacitatem coniungitur.
• principium; Facultates decoctionis ad usum sonum in linea potentiae frequentiae altum eliquare, potentiae copiam stabilire, et operationem normalem chip Flash enucleare.

6.2 Circuitus operatio

1. In virtute: 3.3V copia potentiae potestatem praebet in chip Flash, et capacitor eliquarum e potentia sonitum supplet.
2. SPI communicatio: STM32 communicat cum chip Flash per interfaciem SPI (PA15, PB3, PB4, PB5 fibulae);
   • PA15 CS # moderatur et chip eligat.
   • PB3 horologii signum praebet (CLK).
   • PB5 notitias mittit ad chip Flash (MOSI).
   • PB4 notitias chip Flash (MISO).
3. Scribere praesidium: WP# (quod est IO2 in imagine infra) coniungitur summo gradu ut operatio scribenda non sit debilitata et notitiae scripto faciliores.
4. Munus pause: HOLD3# (id est IO3 in tabula infra) coniungitur cum summo gradu ut munus debilitare ac operationem normalem curare.

6.3 Aliae rationes

1. Hardware praesidium scribe: Si ferramentis opus est ad functionem tutelam scribendam, coniungere WP # clavum ad GPIO clavum STM32 potes et regere statum tutelae scribe per programmatum.
2. capacitor utere maior; In potestate copiae ambitus spargendi, capacitas maior (qualis 1uF vel 10uF) adhiberi potest ad facultatem intentionis ulterioris exaequandam secundum re ipsa.
3. Adde ambitum quiddam: In tumultuoso ambitu quiddam quiddam ac signo SPI addi potest, ad melioris communicationis firmitatem. (Modos speciales: uti quiddam astularum, resistentium series, eliquatio capacitrix, et usus funes clipei.)

7. SWD debugging interface

SWD (Serial Wire Debug) est debugging et programmandi interfacies late in ARM Cortex-M series microcontrolers. Efficens dat debugging et programmandi per duas lineas datas (SWDIO et SWCLK), eiusque functiones sunt hae:

• Debugging et programmatio: Interfacies SWD est signum interfaciendi debugging et programmandi microcontrollers. Per eam, operationes exercere potes ut download firmware, debugging, breakpoint occasus, variabilis intuitus, etc.
• Simplicior connexio: Per paxillos et interfaces normatis, fossor facile coniungi potest, faciliorem reddere processum debugging et programmandi.
• Certus communicatio: Per obsistentes viverra sursum et deorsum traho, ut signum lineae sit in gradu stabili in statu otioso ne strepitus impediat.

Quae pars circuitus eius rei ex tribus partibus constat;

1. HDR-M-2.54 1x5
   
2. XYXH2.54-5A11
   
3. Jianniu 2.54mm 2x10 straight
   

Hae tres partes omnes SWD interfaces praebent, sed forma et connexio modi paulo aliter sunt.

7.1 HDR-M-2.54 1x5

7.1.1 Circuitus diagramma

7.1.2 functiones et principia

• VCC et GND: Potestatem et terram filis praebere ut debugger et STM32 commune habeant potestatem referendi.
• NRST : Extrinsecus reset STM32.Debugger potest moderari NRST pinReset STM32 。
• SWDIO（Serial Filum Debug Input/Output）: Data linea bidirectionalis ad transmittendi debugging et programmandi notitia.
• SWCLK（Serial Wire Horologium: Horologium signum, ab debugger generatum, timide pro SWD communicationem praebet.

7.2 XYXH2.54-5A11

7.2.1 Ambitus

7.2.2 functiones et principia

Haec pars eandem functionem ac HDR-M-2.54 1x5 habet, sed formae nexus et fibulae diversae sunt.

7.3 viverra-sursum et viverra-descendit resistors

Cur autem ille resistentes destruxerit et destruxerit, hoc non sit, explicatio talis est.

(I) Considerationes ad eligendum viverra-sursum et viverra-descendit resistors

1. Ambiens strepitus; Si systema in magno tumultu ambitus operatur, suadetur ut resistores addere et trahere-descendere.
2. Firmitas pin: Opus est ut clavus stabilis permaneat, cum debugger non coniungitur vel paratur.
3. Debugger lineamenta: Nonnulli debuggers integrata destruxerunt et destruxerunt resistentes interius, et resistentes externi omitti possunt.

(2) Cur HDR-M-2.54 1x5 habent resistentes trahere et detrahere?

• applicabilitas: Consilium HDR-M-2.54 1x5 incorporat trahere-usque ac deprimentes resistores ut paxillus stabilis sit cum debugger non coniungitur vel paratur.
• Reliability amplio: Resistentes viverra sursum et deorsum trahentes solent vitare technicorum strepitus cum debugger non connexus vel fossor non pellitur, eoque meliore fiducia systematis.

      propria connexio

• SWDIO (traho) ; 10kΩ resistor usque ad 3.3V trahit ut SWDIO clavum altum maneat, cum debugger non coniungitur et natantes vitat.
• SWCLK (destruo); 10kΩ resistor ad terram deducitur ut SWCLK paxillus maneat humilis cum debugger non connexus ad vitandum fluitans.

(3) Cur XYXH2.54-5A11 nullas habent detractores et destruentes?

• Simpliciorem design: XYXH2.54-5A11 omittit resistentium viverra-sursum et deprimit ad simplicitatem consiliorum, praebens magis flexibilitatem in diversis debuggers utendi.
• Ambitus dependet ab externo; In quibusdam mi ut sitAdnixi viverra-sursum et deprimentes resistentes in debgger vel evolutionis tabula;Quam directe in interfaciei circuitus figurans.
• Diversi ambitus: In ambitus aliqua applicatione, considerari potest quod impedimentum externum parvum est ac postulatio resistentium viverra-sursum et destructa non valet, ideo omittuntur.

7.4 Jane Niu 2.54mm 2x10 straight

Duos debugging modos hic debugging commemorare habeo.： JTAG modus et SWD modus, ille multas interfacies habet et magis aptas ad consilium ferramentarium complexum, hic vero pauciores lineas signos habet et ad systemata immersa limitata aptus est.hic reservatur Interface JTAG (commodius pro incrementis subsequentibus) solum SWD modo utitur.

7.4.1 Ambitus

7.4.2 functiones et principia

Sicut etiam supra.

7.4.3 Expansion

Haec pars vexillum JTAG formam interfaciei praebet, sed tantum fibulae quae SWD requiruntur utitur.Reliquae fibulae insuetae notantur vel extraneae vel transeuntes.

(I) Transgressus paxillos

1. TRST (pin 3);

   • Officium: Signum JTAG reset, usus ad reset JTAG debugging logica.
   • Cur trisulca; In SWD modo, TRST paxillus non adhibetur, quia modus SWD non requirit signum separatum JTAG reset.

2. TDI (Pin 5);

   • Officium: JTAG probatio data input, usus ad input test data.
   • Cur trisulca; In SWD modo, paxillus TDI non adhibetur, quia modus SWD non requirit datas separatas initus acus.

3. TDO/SWO (pin 13);

   • Officium:
     • TDO（Test Data Out）: JTAG test data output, ad output test data.
     • SWO（Serial Wire output In SWD modo, ut vide output ad informationes debugging output adhibetur.
   • Cur trisulca; In nonnullis simplicioribus propositis, SWO paxillus insuetus vel non connexus.

4. NC (clavis 9, 11, 15, 17);

   • Officium: Non Connexum, nullum munus specificum assignatur.
   • Cur trisulca; Fibulae hae in quibusdam designandis non adhibentur.

(2) Explicatio fibularum multiplex

Fibulae multiplices (TMS/SWDIO, TCK/SWCLK) duales functiones habent et sustinent protocolla tum JTAG et SWD debugging. Munus specificum haec sunt:

1. TMS/SWDIO (pin 7);

   • TMS Test Modus Lego In JTAG modo, examinis modum usus sumo.
   • SWDIO-Serial Filum Debug Input/Output）： In SWD modo, lineae datae bidirectionis inservit ut transmittat notitias debugging et programmandi.

2. TCK/SWCLK (Pin 9);

   • TCK（test Horologium In JTAG modo, usus horologii signum praebet.
   • SWCLK（Serial Wire Clock）： In SWD modo, horologii signum vide praebebat.

(3) Usus reuse functionum

In usu actuali, debugger et microcontroller, aptam debug protocollum et clavum munus ex configuratione eligent. Exempli gratia:

• Cum modus SWD electus sit, paxillus TMS/SWDIO configuratur sicut SWDIO et TCK/SWCLK paxillus ut SWCLK configuratur.
• Cum JTAG modus sit electus, paxillus TMS/SWDIO configuratur ut TMS, paxillus TCK/SWCLK configuratur ut TCK, ac paxilli TDI et TDO adhiberi possunt.

(IV) Aliae solutiones consilio hardware

Praeter optiones supra designatas, alia sunt consilia quae considerari possunt:

1. SWD interface solum: Si modo functionis SWD debugging opus est, tantum SWDIO et SWCLK paxillos servare potes et paxillos JTAG supervacuos servare.
2. Multifunctional interface: Designare multi-muneralem debugging interfaciem quae JTAG et SWD simul sustinere potest, et ut opus est switched possunt.
3. Onboard debugger: Designa onboard debugger, sicut ST-LINK, directe integrari in tabula evolutionis, quo commodiorem debugging et programmandi interfaciem praebeat.

(5) Alii modos debugging

Praeter modos SWD et JTAG, plures sunt alii modi debugging et programmandi;ISP、UART、I2C、SPImanere.

8. STM32

Summa res hic adest, paulo sum timidus.