기술나눔

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• 디지털 회로의 분류: 조합 논리 회로, 순차 논리 회로.
• 이 장에서는 조합논리회로를 연구한다.

4.1 조합 논리 회로 분석

• 논리 회로가 주어지면 논리 표현식을 결정하고, 진리표를 나열하고, 단순화된 논리 표현식을 얻고, 해당 기능을 분석하십시오.

3비트 홀수 패리티 회로

(1) 아래 그림과 같습니다.

(2) 진리표를 나열하라

(3) 분석하다홀수 패리티 회로기능.

• C가 1이고 AB에 1이 0개 또는 2개 있을 때(AB는 동일, Z=0), (1의 홀수) L은 1입니다.
• C가 0이고 AB에 1이 하나만 있는 경우(AB는 다름, Z=1)(1이 홀수인 경우) L은 1입니다.
• 즉, ABC에 1이 홀수개 있으면 L은 1이 됩니다. ABC에 1이 짝수개 있으면 L은 0이 됩니다.

3비트 짝수 패리티 회로

(1) 홀수 패리티 회로를 기반으로 출력단에 인버터를 추가하면 다음을 얻을 수 있습니다.짝수 패리티 회로。

3비트 보수 회로

• 아래 그림과 같이.
  
• 논리적 표현.
  $엑스=ㅏ$
  $와이=\overline{(\overline{ㅏ\cdot \overline{비}})\cdot (\overline{\overline{ㅏ}\cdot 비)}}=ㅏ\cdot \overline{비}+\overline{ㅏ}\cdot 비$
  $지=\overline{(\overline{\overline{ㅏ}\cdot 씨})\cdot (\overline{ㅏ\cdot \overline{씨})}}=\overline{ㅏ}\cdot 씨+ㅏ\cdot \overline{씨}$
• 진실표.

• 기능 분석.
  (1) 원본 코드 ABC, A는 부호 비트로 사용되며 0은 양수, 1은 음수를 나타냅니다.
  (2) 역코드 XYZ, X는 A와 일치하는 부호 비트 역할을 합니다.
  (3) A=0이 양수이면 YZ와 BC는 일치합니다.
  (4) A=1이 음수일 때 부호비트는 X=A에서 변하지 않고 그대로 유지되며, YZ는 BC를 반전시킨 결과이다.

4.2 조합 논리 회로 설계

• 논리함수를 명확히 하고, 입력과 출력을 결정하고, 진리표를 나열하고, 논리식을 작성하고, 변환논리식을 단순화하고, 논리도를 그린다.

3자리 열차 도착 표시등

• 필요.
  (1) 2개의 입력을 사용한다낸드 게이트,인버터.
  (2) 1번 지시등, 급행열차 도착 지시등. 우선순위가 높습니다.
  (3) 2번 지시등, 역 지시등에 진입하는 직행열차. 우선적으로.
  (4) 3번 지시등, 역 지시등에 진입하는 느린 열차. 낮은 우선 순위.
  (5) 동시에 최대 하나의 표시등이 켜질 수 있습니다.

• 입력 및 출력 변수를 정의합니다.
  (1) 입력 신호,${나}_0명시적인\; 요청,{나}_1빨리\; 요청해\; 보세요.{나}_2느린\; 열차\; 요청$ . 1은 인바운드 요청이 있음을 의미하고, 0은 인바운드 요청이 없음을 의미합니다.
  (2) 출력 신호,${엘}_0익스프레스\; 도착\; 빛,{엘}_1직접\; 정지\; 표시\; 등,{엘}_2느린\; 열차\; 도착\; 표시등$ . 1은 표시등이 켜져 있음을 의미하고, 0은 표시등이 꺼져 있음을 의미합니다.

• 진실표.

• 논리식 나열
  ${엘}_0={나}_0$
  ${엘}_1=\overline{{나}_0}\cdot {나}_1$
  ${엘}_2=\overline{{나}_0}\cdot \overline{{나}_1}\cdot {나}_2$

• 필요에 따라 NAND 형식으로 변환합니다.
  ${엘}_0={나}_0$
  ${엘}_1=\overline{\overline{\overline{{나}_0}\cdot {나}_1}}$
  ${엘}_2=\overline{\overline{\overline{\overline{\overline{{나}_0}\cdot \overline{{나}_1}}}\cdot {나}_2}}$

• 논리도를 그려보세요.
  (1) 74HC00 칩에는 4개의 2입력 CMOS NAND 게이트가 포함되어 있습니다.
  (2) 74HC04 칩에는 6개의 CMOS 인버터가 포함되어 있습니다.
  

4비트 Gray 코드를 자연 바이너리 코드로 변환

• 필요.
  (1) 모든 논리 게이트 회로를 사용할 수 있습니다.
  (2) 4비트 그레이 코드, 자연 바이너리 코드로 변환.

• 입력 및 출력 변수를 정의합니다.
  (1) 입력변수,$G_3,G_2,G_1,G_0$。
  (2) 출력 변수,${비}_3,{비}_2,{비}_1,{비}_0$。

• 진리표를 나열해 보세요.

• 진리표를 바탕으로 Karnaugh 지도를 그립니다.
  
  

• 논리식을 나열합니다.
  ${비}_3=G_3$
  ${비}_2=\overline{G_3}\cdot G_2+G_3\cdot \overline{G_2}=G_3\oplus G_2$
  ${비}_1=\overline{G_3}{G}_2\overline{G_1}+G_3\overline{G_2}\overline{G_1}+\overline{G_3}\overline{G_2}{G}_1+G_3{G}_2{G}_1=(G_3\overline{G_2}+\overline{G_3}{G}_2)\overline{G_1}+\overline{(G_3\overline{G_2}+\overline{G_3}{G}_2)}{G}_1=G_3\oplus G_2\oplus G_1$
  ${비}_0=G_3\oplus G_2\oplus G_1\oplus G_0$

• 논리도를 그려보세요.
  

4.3 조합논리회로의 경쟁과 모험

• 조합 논리 회로에서는 신호가 논리 게이트를 통과하는 데 일정 시간이 걸립니다.
• 신호는 서로 다른 경로를 통과하고 전송 시간도 다릅니다(다양한 논리 게이트 레벨, 다양한 논리 게이트 유형).
• 경쟁: 논리 게이트의 여러 입력 단자에서 신호가 동시에 반대 방향으로 변경되며 변경 시간이 다릅니다. 이 현상을 "경쟁"이라고 합니다. (누가 먼저 변하고 누가 나중에 변하는가가 경쟁이다).
• 헌팅(Haunting): 경합은 헌팅(Haunting)이라고 알려진 현상인 출력 간섭의 좁은 펄스를 생성합니다.

4.3.1 경쟁 위험의 이유

• 입력 신호는 동시에 도착할 수 없으므로 짧은 기간 동안 비정상적으로 좁은 펄스가 발생합니다.
• AND 게이트
  
• OR 게이트
  

4.3.2 경쟁 위험을 제거하는 방법

1. 상보적인 곱셈항을 발견하고 제거합니다.

• $에프=(ㅏ+비)(\overline{ㅏ}+씨)$
• B=C=0일 때 나타납니다.$ㅏ\overline{ㅏ}$제품 용어.
• 발견하다:$ㅏ\overline{ㅏ}$제품 조건은 "인종 위험"으로 이어질 수 있습니다.
  
• 상보적인 곱셈 용어: $ㅏ\cdot \overline{ㅏ}$。
• 제거하다: $에프=(ㅏ+비)(\overline{ㅏ}+씨)=ㅏ\overline{ㅏ}+ㅏ씨+비\overline{ㅏ}+기원전=ㅏ씨+비\overline{ㅏ}+기원전$ . 이런 식으로 보완 항목이 없으며 어느 정도 경쟁과 위험 감수가 방지됩니다.

2. 보완적인 용어를 추가하지 않도록 제품 용어를 추가하십시오.

• 상술 한 바와 같이,$에프=ㅏ씨+비\overline{ㅏ}+기원전$, B=C=1일 때,$에프=ㅏ+\overline{ㅏ}+1=1$ . 여기서 BC상품항=1은 보완항의 추가로 인한 경쟁위험을 회피하는 역할을 한다.
• ~에 따르면일반적으로 사용되는 ID "OR" 연산(섹션 2.1),$ㅏ비+\overline{ㅏ}씨+기원전=ㅏ비+\overline{ㅏ}씨$。
• 논리 함수를 만났을 때$엘=ㅏ씨+비\overline{씨}$이 양식에서는 제품 용어를 추가할 수 있습니다.$ㅏ비$。
  

3. 출력의 병렬 커패시터

• 느린 작업 시나리오의 경우.
• 용량 값은 4~20pF입니다. 좁은 맥박을 위험에 빠뜨리는 데 있어 "평활화" 역할을 합니다.
• 단점: 출력 파형의 상승 및 하강 에지가 느려집니다.

4.4 (학습 초점) 몇 가지 일반적인 조합 논리 집적 회로

• 인코더, 디코더, 데이터 선택기, 데이터 분배기, 수치 비교기, 산술/논리 연산 장치.

4.4.1 인코더

1. 정의 및 작동 원리

• 특정 의미의 정보를 표현하기 위해 이진 코드를 사용하는 것을 인코딩이라고 합니다.
• 인코딩 기능을 갖춘 논리 회로를 인코더라고 합니다.
  

(1) 일반 디코더(4선-2선 엔코더)

• 4개의 입력${나}_0{나}_1{나}_2{나}_3$, 높은 수준의 활성 신호.
• 2개의 출력${와이}_1{와이}_0$。
• 전제: 언제든지,${나}_0{나}_1{나}_2{나}_3$ 값은 1 하나만 있을 수 있습니다.그리고 해당 바이너리 코드가 있습니다${와이}_1{와이}_0$。
• 아래 표와 같이 4개 입력의 4개 값 조합 외에 나머지 12개 조합에 해당하는 출력은 모두 00이다.

• 논리식 및 논리도
  ${와이}_1=\overline{{나}_0}\overline{{나}_1}{나}_2\overline{{나}_3}+\overline{{나}_0}\overline{{나}_1}\overline{{나}_2}{나}_3$
  ${와이}_0=\overline{{나}_0}{나}_1\overline{{나}_2}\overline{{나}_3}+\overline{{나}_0}\overline{{나}_1}\overline{{나}_2}{나}_3$

• 추가 질문: 4개 입력 중 2개 이상이 동시에 1의 값을 갖는 경우 출력이 잘못 인코딩됩니다.
  예를 들어:${나}_2={나}_3=1$시간,${와이}_1{와이}_0=0$。
• 이 문제를 해결하기 위해 우선 순위를 높여 우선 순위와 우선 순위를 설정할 수 있습니다.

(2) 우선순위 엔코더

• 위의 내용을 토대로 진리표를 나열하시오.

• 논리식:
  ${와이}_1={나}_2\overline{{나}_3}+{나}_3={나}_2+{나}_3$
  ${와이}_0={나}_1\overline{{나}_2}\overline{{나}_3}+{나}_3={나}_1\overline{{나}_2}+{나}_3$

(3) 출력값이 유효합니다.

• 추가 질문: 언제${나}_0=1또는{나}_0=1$언제나${와이}_1{와이}_0=0$ .서로 다른 입력, 동일한 출력, 구별 불가능유효한 출력은 0(${나}_0=1$）그리고잘못된 출력 0。
• 이 문제를 해결하려면 "출력 값이 유효합니다."출력 플래그 값은 GS입니다.
• 예를 들어 다음 8421BCD 인코더입니다. 진리표의 첫 번째 행과 두 번째 행은 모두 0000입니다. GS==1인 경우에만 현재 ABCD가 유효한 코드임을 의미합니다.

2. 집적 회로 우선 순위 인코더

• 일반: CD4532 우선순위 인코더(단종됨)
  

• $우선\; 순위\; 인코더{나}_7최우선\; 순위,{나}_0우선순위가\; 가장\; 낮습니다.$

  • EI=1인 경우에만 인코더가 작동합니다.
  • EI=0이면 엔코더 작동이 금지됩니다(출력은 모두 로우 레벨입니다).

• EI=1일 때 모든 입력이 로우 레벨이면낮은 우선순위 High 레벨을 입력하고 이때 000을 출력합니다. 이때 EO=1입니다.

• EI=1이고 모든 입력이 0인 경우에만 EO=1입니다. 다른 장치와의 EI 캐스케이딩 전용입니다.

• EI=1이면 입력 단자 중 적어도 하나가 하이 레벨 1이고 GS=1입니다.

• 구체적인 논리식과 논리 블록 다이어그램은 책을 참고하세요.

• $언제이자형{나}_1=0시간,\; 영화1장애가\; 있는.{와이}_2{와이}_1{와이}_0==000，G{에스}_1=0，이자형{영형}_1=0。이자형{나}_0=0,조각0또한\; 비활성화되었습니다.$

  • $이\; 시간에G{에스}_0=0。{엘}_3{엘}_2{엘}_1{엘}_0=0000。GS=G{에스}_1+G{에스}_0=0,$
  • 잘못된 인코딩입니다.

• $언제이자형{나}_1=1시간,\; 영화1다음과\; 같은\; 경우\; 인코딩이\; 허용됩니다.{나}_{15}-{나}_8=\mathrm{000...000},이때이자형{영형}_1=1,그것에\; 의하여이자형{나}_0=1.조각0인코딩이\; 허용됩니다.영화라고\; 볼\; 수\; 있다1인코딩은\; 슬라이스보다\; 우선합니다.0코딩$。

  • $이\; 시간에{엘}_3=G{에스}_1=0，엘2=와이2_1+와이2_0=와이2_0，엘1=와이1_1+와이1_0=와이1_0，엘0=와이0_1+와이0_0=와이0_0$。
  • $출력\; 인코딩\; 범위는\; 다음과\; 같습니다.0000-0111$。

• $언제이자형{나}_1=1시간,\; 영화1다음과\; 같은\; 경우\; 인코딩이\; 허용됩니다.{나}_{15}-{나}_8적어도\; 하나1,이때이자형{영형}_1=0,그것에\; 의하여이자형{나}_0=0,조각0인코딩이\; 금지되어\; 있습니다.$

  • $이\; 시간에{엘}_3=G{에스}_1=1，엘2=와이2_1+와이2_0=와이2_1，엘1=와이1_1+와이1_0=와이1_1，엘0=와이0_1+와이0_0=와이0_1$
  • $출력\; 인코딩\; 범위는\; 다음과\; 같습니다.1000-1111$。

4.4.2 디코더

• 138 디코더.
• 151 데이터 선택기.

1. 정의 및 기능

• 디코더에는 두 가지 유형이 있습니다.
  • 고유 주소 디코더: 일련의 코드를 하나에 해당하는 유효한 신호로 변환합니다. (예를 들어, 컴퓨터는 저장 장치의 주소를 디코딩하고 주소 코드를 유효한 신호로 변환하고 해당 저장 장치를 선택합니다)
  • 트랜스코더: 하나의 코드를 다른 코드로 변환합니다.

(1) 바이너리 디코더

• n 입력 단자
• $2^N$출력 단자
• 1 활성화 터미널

(2) 2선-4선 디코더

• 출력 단자, 액티브 로우 레벨
  
• 진리표

• 논리식(게이트 아님그리고낸드 게이트표현형)

$\overline{{와이}_0}=\overline{\overline{\overline{이자형}}\cdot \overline{{ㅏ}_1}\cdot \overline{{ㅏ}_0}}$ //00
$\overline{{와이}_1}=\overline{\overline{\overline{이자형}}\cdot \overline{{ㅏ}_1}\cdot {ㅏ}_0}$ //01
$\overline{{와이}_2}=\overline{\overline{\overline{이자형}}\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}$ //10
$\overline{{와이}_3}=\overline{\overline{\overline{이자형}}\cdot {ㅏ}_1\cdot {ㅏ}_0}$ //11

• 2선 - 4선 디코더의 논리 다이어그램
  

2. 집적 회로 디코더

(1) 바이너리 디코더

2선-4선 디코더 x2

• 74x139를 사용하여 CMOS 유형 74HC139 또는 TTL 유형 74LS139를 나타냅니다.
• 74x139예"듀얼 2선 - 4선 디코더”。
• 두 개의 독립적인 디코더가 하나의 통합 칩에 패키지되어 있습니다. (자세한 내용은 위 참조)
  

3선 - 8선 디코더

• 74x138을 사용하여 CMOS 유형 74HC138 또는 TTL 유형 74LS138을 나타냅니다.
• 74x138예3선 - 8선 디코더。
• 사용3선 - 8선 디코더구성할 수 있다4라인 - 16라인 디코더、5라인 - 32라인 디코더、6라인 - 64라인 디코더。
• 언제${이자형}_3=1,\overline{{이자형}_2}=\overline{{이자형}_1}=0$, 디코더가 작동 상태입니다.

• 이전 글에 이어 "3-line-8-line decoder"라는 논리식을 도출할 수 있다.

$\overline{{와이}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot \overline{{ㅏ}_1}\cdot \overline{{ㅏ}_0}}$ //000
$\overline{{와이}_1}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot \overline{{ㅏ}_1}\cdot {ㅏ}_0}$ //001
$\overline{{와이}_2}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}$ //010
$\overline{{와이}_3}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot {ㅏ}_1\cdot {ㅏ}_0}$ //011
$\overline{{와이}_4}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot \overline{{ㅏ}_1}\cdot \overline{{ㅏ}_0}}$ //100
$\overline{{와이}_5}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot \overline{{ㅏ}_1}\cdot {ㅏ}_0}$ //101
$\overline{{와이}_6}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}$ //110
$\overline{{와이}_7}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot {ㅏ}_1\cdot {ㅏ}_0}$ //111

5x-32 라인 디코더

• 74x139 및 74x138을 사용하여 "5라인-32라인 디코더"를 구성합니다.
  

3선-8선 디코더로 로직 기능 구현

• 논리 함수는$엘=\overline{ㅏ}\cdot \overline{씨}+ㅏ\cdot 비$
• 3라인~8라인 디코더의 입력은 A, B, C로 정의할 수 있다.
• 3라인에서 8라인 디코더의 출력은 실제로 A, B, C의 다양한 최소항에 해당하는 8라인 출력입니다.
• 모든 ABC 조합의 경우 하나의 출력만 유효한 수준이 됩니다.
• L은 실제로 A, B, C의 여러 조합의 모음입니다.

$엘=\overline{ㅏ}\cdot \overline{씨}+ㅏ\cdot 비=\overline{ㅏ}\cdot \overline{비}\cdot \overline{씨}+\overline{ㅏ}\cdot 비\cdot \overline{씨}+ㅏ\cdot 비\cdot \overline{씨}+ㅏ기원전={중}_0+{중}_2+{중}_6+{중}_7$

$\overline{{와이}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot \overline{{ㅏ}_1}\cdot \overline{{ㅏ}_0}}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_0}$ //000
$\overline{{와이}_1}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot \overline{{ㅏ}_1}\cdot {ㅏ}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_1}$ //001
$\overline{{와이}_2}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_2}$ //010
$\overline{{와이}_3}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot {ㅏ}_1\cdot {ㅏ}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_3}$ //011
$\overline{{와이}_4}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot \overline{{ㅏ}_1}\cdot \overline{{ㅏ}_0}}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_4}$ //100
$\overline{{와이}_5}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot \overline{{ㅏ}_1}\cdot {ㅏ}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_5}$ //101
$\overline{{와이}_6}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_6}$ //110
$\overline{{와이}_7}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {ㅏ}_2\cdot {ㅏ}_1\cdot {ㅏ}_0}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot {중}_7}$ //111

• $확실하게\; 하다{이자형}_3=1,{이자형}_2=0,{이자형}_1=0$, 즉 말하자면 $\overline{{와이}_0}=\overline{{중}_0}，\overline{{와이}_2}=\overline{{중}_2}，\overline{{와이}_6}=\overline{{중}_6}，\overline{{와이}_7}=\overline{{중}_7}$。

• 반전 법칙에 따라 논리 함수를 변환합니다.
  $엘=\overline{\overline{엘}}=\overline{\overline{{중}_0+{중}_2+{중}_6+{중}_7}}=\overline{\overline{{중}_0}\cdot \overline{{중}_2}\cdot \overline{{중}_6}\cdot \overline{{중}_7}}=\overline{\overline{{중}_0+{중}_2+{중}_6+{중}_7}}=\overline{\overline{{와이}_0}\cdot \overline{{와이}_2}\cdot \overline{{와이}_6}\cdot \overline{{와이}_7}}$

• 논리 다이어그램 가져오기
  

(2) 2진수 디코더

• 774HC42

• 4개의 입력

• 10개의 출력 단자, 출력은 10진수 0~9에 해당하는 낮은 레벨에서 활성화됩니다.
  

• 4개의 입력 단자, 총 16가지 상황

• 오직${중}_0,{중}_1,{중}_2......{중}_9$유효한 입력입니다(해당 출력 핀은 low 0을 출력하고 다른 출력은 high 1입니다).

• 나머지 6개 중${중}_{10},{중}_{11},{중}_{12}......{중}_{15}$이는 유효한 디코딩 출력이 없음을 의미합니다(유효하지 않은 경우 출력은 모두 하이 1입니다).

• 74HC42의 입출력 파형도를 그려라.

• DCBA 루프가 0000-1001을 입력하면$\overline{{와이}_0}도착하다\overline{{와이}_9}$상위 루프는 "순차 펄스 신호"를 출력합니다.
• 디코더를 구성할 수 있음시퀀스 펄스회로를 생성합니다.
  

(3) 7세그먼트 디스플레이 디코더

• 디지털 튜브 디스플레이 원리
  

• 통합 7세그먼트 디스플레이 디코더. 74HC4511(공통 음극)(높은 수준의 점등)

• $엘이자형$래치 활성화

• $\overline{엘티}$램프 테스트 입력 시$\overline{엘티}=0$이면 ag는 모두 1을 출력하고 글꼴 "8"을 표시합니다.

• $\overline{비엘}$소등 입력시$\overline{엘티}=1,그리고\overline{비엘}=1$ 일 때, ag는 모두 0을 출력합니다. 불필요하게 표시된 0 "0"을 끄는 데 사용할 수 있습니다.
  

• ${디}_3{디}_2{디}_1{디}_0$=0000, 해당 출력 문자 "0"

• ${디}_3{디}_2{디}_1{디}_0$=0001, 해당 출력 글꼴 "1"

• ${디}_3{디}_2{디}_1{디}_0$=0010, 해당 출력 글꼴 "2"

• ${디}_3{디}_2{디}_1{디}_0$=0011, 해당 출력 글꼴 "3"

• ${디}_3{디}_2{디}_1{디}_0$=0100, 해당 출력 글꼴 "4"

• ${디}_3{디}_2{디}_1{디}_0$=0101, 해당 출력 글꼴 "5"

• ${디}_3{디}_2{디}_1{디}_0$=0110, 해당 출력 글꼴 "6"

• ${디}_3{디}_2{디}_1{디}_0$=0111, 해당 출력 글꼴 "7"

• ${디}_3{디}_2{디}_1{디}_0$=1000, 해당 출력 글꼴 "8"

• ${디}_3{디}_2{디}_1{디}_0$=1001, 해당 출력 글꼴 "9"

• 1010-1111, 꺼짐

3. 데이터 배포자

• 하나부터 여러 개까지 공통 데이터 라인의 데이터는 필요에 따라 다른 채널로 전송됩니다.

• "단극 다투 스위치"와 유사

• 고유한 주소 디코더를 사용하여 데이터 할당자를 구현합니다.

• 예를 들어 74x138은 3라인에서 8라인 디코더를 통합합니다.

• $\overline{{이자형}_1}데이터\; 입력으로$

• ${와이}_0{와이}_1{와이}_2{와이}_3{와이}_4{와이}_5{와이}_6{와이}_7$데이터 출력으로 8개 채널
  

• $\overline{{와이}_2}=\overline{{이자형}_3\cdot \overline{\overline{{이자형}_2}}\cdot \overline{\overline{{이자형}_1}}\cdot \overline{{ㅏ}_2}\cdot {ㅏ}_1\cdot \overline{{ㅏ}_0}}$ //010

• 위 사진은,${이자형}_3=1，\overline{{이자형}_2}=0$, 주소 입력란이${ㅏ}_2{ㅏ}_1{ㅏ}_0=010$시간,$\overline{{와이}_2}=\overline{{이자형}_1}$

• 동일한 토큰으로 다음과 같은 결론을 내릴 수 있습니다.
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=000$시간,$\overline{{와이}_0}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=001$시간,$\overline{{와이}_1}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=010$시간,$\overline{{와이}_2}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=011$시간,$\overline{{와이}_3}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=100$시간,$\overline{{와이}_4}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=101$시간,$\overline{{와이}_5}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=110$시간,$\overline{{와이}_6}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。
  주소란에${ㅏ}_2{ㅏ}_1{ㅏ}_0=111$시간,$\overline{{와이}_7}=\overline{{이자형}_1}=디$,다른${와이}_{엑스}=1$。

4.4.3 데이터 선택기

1. 정의 및 기능

• 이 기능은 위의 4.4.2.3의 "데이터 할당자"와 반대입니다.
• 다대일.
• 예를 들어 4:1 데이터 선택기입니다.
  
• $\overline{이자형}=0$, 일할 수 있습니다.
• 언제${에스}_1=0，{에스}_0=0$시간,$와이={나}_0$
• 언제${에스}_1=0，{에스}_0=1$시간,$와이={나}_1$
• 언제${에스}_1=1，{에스}_0=0$시간,$와이={나}_2$
• 언제${에스}_1=1，{에스}_0=1$시간,$와이={나}_3$

2. 집적 회로 데이터 선택기

• 74x151: 1-8-데이터 선택 선택기. CMOS 유형 74HC151 및 TTL 유형 74LS151에 해당합니다.
• 74x153: 듀얼 4 ​​대 1 데이터 선택기. CMOS 유형 74HC153 및 TTL 유형 74LS153에 해당합니다.
• 74x157: 4:2:1 데이터 선택기입니다. CMOS 유형 74HC157 및 TTL 유형 74LS157에 해당합니다.
• 74x251: 3상태 출력이 있는 경우$\overline{이자형}=1$ , 출력은 하이 임피던스 상태입니다. 다중 칩 출력 지원"라인과”。
• 74x253: 3상태 출력이 있는 경우$\overline{이자형}=1$ , 출력은 하이 임피던스 상태입니다. 다중 칩 출력 지원"라인과”。
• 74x257: 3상태 출력이 있는 경우$\overline{이자형}=1$ , 출력은 하이 임피던스 상태입니다. 다중 칩 출력 지원"라인과”。

（1）74HC151

$와이=\overline{{에스}_2}\cdot \overline{{에스}_1}\cdot \overline{{에스}_0}\cdot {디}_0+\overline{{에스}_2}\cdot \overline{{에스}_1}\cdot {에스}_0\cdot {디}_1+\overline{{에스}_2}\cdot {에스}_1\cdot \overline{{에스}_0}\cdot {디}_2+\overline{{에스}_2}\cdot {에스}_1\cdot {에스}_0\cdot {디}_3+{에스}_2\cdot \overline{{에스}_1}\cdot \overline{{에스}_0}\cdot {디}_4+{에스}_2\cdot \overline{{에스}_1}\cdot {에스}_0\cdot {디}_5+{에스}_2\cdot {에스}_1\cdot \overline{{에스}_0}\cdot {디}_6+{에스}_2\cdot {에스}_1\cdot {에스}_0\cdot {디}_7$

(2) 데이터 선택기의 적용

• 데이터 선택기의 확장입니다.

  • 출력 비트 확장자(${와이}_0->{와이}_1{와이}_0$)
  • 입력 숫자 확장(${디}_7{디}_6{디}_5{디}_4{디}_3{디}_2{디}_1{디}_0->{디}_{15}{디}_{14}{디}_{13}{디}_{12}{디}_{11}{디}_{10}{디}_9{디}_8{디}_7{디}_6{디}_5{디}_4{디}_3{디}_2{디}_1{디}_0$）。

• 논리 함수 발생기

  • 알려진 8대1 데이터 선택기.
    $와이=\overline{{에스}_2}\cdot \overline{{에스}_1}\cdot \overline{{에스}_0}\cdot {디}_0+\overline{{에스}_2}\cdot \overline{{에스}_1}\cdot {에스}_0\cdot {디}_1+\overline{{에스}_2}\cdot {에스}_1\cdot \overline{{에스}_0}\cdot {디}_2+\overline{{에스}_2}\cdot {에스}_1\cdot {에스}_0\cdot {디}_3+{에스}_2\cdot \overline{{에스}_1}\cdot \overline{{에스}_0}\cdot {디}_4+{에스}_2\cdot \overline{{에스}_1}\cdot {에스}_0\cdot {디}_5+{에스}_2\cdot {에스}_1\cdot \overline{{에스}_0}\cdot {디}_6+{에스}_2\cdot {에스}_1\cdot {에스}_0\cdot {디}_7$

  • $와이={중}_0\cdot {디}_0+{중}_1\cdot {디}_1+{중}_2\cdot {디}_2+{중}_3\cdot {디}_3+{중}_4\cdot {디}_4+{중}_5\cdot {디}_5+{중}_6\cdot {디}_6+{중}_7\cdot {디}_7$

  • 논리적 기능$엘=\overline{ㅏ}기원전+ㅏ\overline{비}씨+ㅏ비$
    $엘=\overline{ㅏ}기원전+ㅏ\overline{비}씨+ㅏ비=\overline{ㅏ}기원전+ㅏ\overline{비}씨+ㅏ비\overline{씨}+ㅏ기원전={중}_3+{중}_5+{중}_6+{중}_7$

  • 8대1 데이터 선택기를 사용하여 위의 함수 L을 구현합니다.
    $엘=와이={중}_3+{중}_5+{중}_6+{중}_7,안에{디}_7{디}_6{디}_5{디}_3=1111，{디}_4{디}_2{디}_1{디}_0=0000$
    

• 병렬 데이터를 직렬 데이터로
  

4.4.4 수치 비교기

1. 정의 및 기능

• 두 숫자의 크기를 비교합니다.

(1) 1자리 수치 비교기

• 진리표 나열

• 논리식
  • ${에프}_{ㅏ>비}=ㅏ\cdot \overline{비}$
  • ${에프}_{ㅏ<비}=\overline{ㅏ}\cdot 비$
  • ${에프}_{ㅏ==비}=ㅏ\cdot 비+\overline{ㅏ}\cdot \overline{비}$
• 논리도
  

(2) 2자리 수치 비교기

• 진리표 나열

• 논리식
  ${에프}_{ㅏ>비}={에프}_{{ㅏ}_1>{비}_1}+{에프}_{{ㅏ}_1=={비}_1}\cdot {에프}_{{ㅏ}_0>{비}_0}$
  ${에프}_{ㅏ<비}={에프}_{{ㅏ}_1<{비}_1}+{에프}_{{ㅏ}_1=={비}_1}\cdot {에프}_{{ㅏ}_0<{비}_0}$
  ${에프}_{ㅏ==비}={에프}_{{ㅏ}_1=={비}_1}\cdot {에프}_{{ㅏ}_0=={비}_0}$

• 논리도
  

2. 통합 수치 비교기

• 74x85, 4비트 수치 비교기. (CMOS 유형 74HC85)
• 74x682, 8비트 수치 비교기.

(1) 74HC85의 기능

• ${나}_{ㅏ>비}、{나}_{ㅏ=비}、{나}_{ㅏ<비}$ 확장 입력 단자입니다. 4비트 입력 AB가 모두 동일한 경우 확장된 입력 단자를 기준으로 AB의 크기가 결정됩니다.
  
• 진리표를 나열하여 논리식을 작성할 수 있습니다.

(2) 수치 비교기의 자릿수 확장

• 직렬 연결, 8비트 수치 비교기로 확장
  

• 병렬 연결, 16비트 수치 비교기로 확장.

• 병렬로 연결하면 속도가 빠릅니다.
  

기사 크기 제한에 대해서는 나중에 "[연구 노트] 4. 조합 논리 회로(2부)"를 참조하십시오.