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• Classificação dos circuitos digitais: circuitos lógicos combinacionais, circuitos lógicos sequenciais.
• Este capítulo estuda circuitos lógicos combinacionais.

4.1 Análise de Circuitos Lógicos Combinacionais

• Dado um circuito lógico, determine sua expressão lógica, liste a tabela verdade, obtenha a expressão lógica simplificada e analise sua função.

Circuito de paridade ímpar de 3 bits

(1) Conforme mostrado na figura abaixo.

(2) Liste a tabela verdade

(3) AnaliseCircuito de paridade ímparFunção.

• Quando C é 1 e há 0 ou 2 1s em AB (AB é o mesmo, Z=0), (um número ímpar de 1s), L é 1.
• Quando C é 0 e há apenas um 1 em AB (AB é diferente, Z=1), (um número ímpar de 1s), L é 1.
• Ou seja, quando há um número ímpar de 1 em ABC, L é 1. Quando há um número par de 1 em ABC, L é 0.

Circuito de paridade par de 3 bits

(1) Com base no circuito de paridade ímpar, adicionando um inversor à extremidade de saída, podemos obterCircuito de paridade par。

Circuito complemento de 3 bits

• Como mostrado abaixo.
  
• Expressão lógica.
  $X=A$
  $E=\overline{(\overline{A\cdot \overline{B}})\cdot (\overline{\overline{A}\cdot B)}}=A\cdot \overline{B}+\overline{A}\cdot B$
  $Z=\overline{(\overline{\overline{A}\cdot C})\cdot (\overline{A\cdot \overline{C})}}=\overline{A}\cdot C+A\cdot \overline{C}$
• Tabela verdade.

• Análise funcional.
  (1) Código original ABC, A serve como bit de sinal, 0 representa um número positivo e 1 representa um número negativo.
  (2) Código inverso XYZ, X serve como bit de sinal, consistente com A.
  (3) Quando A=0 é um número positivo, YZ e BC são consistentes.
  (4) Quando A=1 é um número negativo, o bit de sinal permanece inalterado em X=A e YZ é o resultado da inversão de BC.

4.2 Projeto de circuito lógico combinacional

• Esclareça a função lógica, determine a entrada e a saída, liste a tabela verdade, escreva a expressão lógica, simplifique a expressão lógica de transformação e desenhe o diagrama lógico.

Luz indicadora de chegada de trem de 3 dígitos

• precisar.
  (1) Use 2 entradasPorta NAND,inversor.
  (2) Luz indicadora nº 1, luz indicadora de chegada do trem expresso. Prioridade máxima.
  (3) Luz indicadora nº 2, trem expresso direto entrando na luz indicadora da estação. Em prioridade.
  (4) Luz indicadora nº 3, trem lento entrando na luz indicadora da estação. Baixa prioridade.
  (5) No máximo uma luz indicadora pode acender ao mesmo tempo.

• Defina variáveis ​​de entrada e saída.
  (1) sinal de entrada,${EU}_{0}pedido\; expresso,{EU}_{1}Basta\; solicitá-lo\; rapidamente,{EU}_{2}Solicitação\; de\; trem\; lenta$ . 1 significa que há uma solicitação de entrada, 0 significa que não há solicitação de entrada.
  (2) sinal de saída,${eu}_{0}Luz\; de\; chegada\; expressa,{eu}_{1}Luz\; indicadora\; de\; parada\; direta,{eu}_{2}Luz\; indicadora\; de\; chegada\; lenta\; do\; trem$ . 1 significa que a luz está acesa, 0 significa que a luz está apagada.

• Tabela verdade.

• Listar expressões lógicas
  ${eu}_0={EU}_0$
  ${eu}_1=\overline{{EU}_0}\cdot {EU}_1$
  ${eu}_2=\overline{{EU}_0}\cdot \overline{{EU}_1}\cdot {EU}_2$

• Converta para o formato NAND conforme necessário.
  ${eu}_0={EU}_0$
  ${eu}_1=\overline{\overline{\overline{{EU}_0}\cdot {EU}_1}}$
  ${eu}_2=\overline{\overline{\overline{\overline{\overline{{EU}_0}\cdot \overline{{EU}_1}}}\cdot {EU}_2}}$

• Desenhe um diagrama lógico.
  (1) Um chip 74HC00 contém quatro portas CMOS NAND de 2 entradas.
  (2) Um chip 74HC04 contém 6 inversores CMOS.
  

Converter código Gray de 4 bits em código binário natural

• precisar.
  (1) Qualquer circuito de porta lógica pode ser usado.
  (2) Código Gray de 4 bits, convertido em código binário natural.

• Defina variáveis ​​de entrada e saída.
  (1) Variáveis ​​de entrada,$G_3,G_2,G_1,G_0$。
  (2) Variáveis ​​de saída,$B_3,B_2,B_1,B_0$。

• Liste a tabela verdade.

• Desenhe um mapa de Karnaugh baseado na tabela verdade.
  
  

• Liste expressões lógicas.
  $B_3=G_3$
  $B_2=\overline{G_3}\cdot G_2+G_3\cdot \overline{G_2}=G_3\oplus G_2$
  $B_1=\overline{G_3}{G}_2\overline{G_1}+G_3\overline{G_2}\overline{G_1}+\overline{G_3}\overline{G_2}{G}_1+G_3{G}_2{G}_1=(G_3\overline{G_2}+\overline{G_3}{G}_2)\overline{G_1}+\overline{(G_3\overline{G_2}+\overline{G_3}{G}_2)}{G}_1=G_3\oplus G_2\oplus G_1$
  $B_0=G_3\oplus G_2\oplus G_1\oplus G_0$

• Desenhe um diagrama lógico.
  

4.3 Competição e aventura em circuitos lógicos combinacionais

• Em circuitos lógicos combinacionais, leva um certo tempo para que os sinais passem pelas portas lógicas.
• Os sinais passam por caminhos diferentes e têm tempos de transmissão diferentes (diferentes níveis de portas lógicas, diferentes tipos de portas lógicas).
• Competição: O sinal em múltiplos terminais de entrada de uma porta lógica muda em direções opostas ao mesmo tempo, e o tempo de mudança é diferente. Este fenômeno é chamado de "competição". (Quem muda primeiro e quem muda depois é a concorrência).
• Haunting: A contenção produz pulsos estreitos de interferência de saída, um fenômeno conhecido como Haunting.

4.3.1 Razões para riscos competitivos

• Os sinais de entrada não podem chegar ao mesmo tempo, resultando em um curto período de pulsos anormalmente estreitos.
• E portão
  
• OU portão
  

4.3.2 Métodos para eliminar o risco competitivo

1. Descubra e elimine termos de multiplicação complementares

• $F=(A+B)(\overline{A}+C)$
• Quando B=C=0, aparecerá$A\overline{A}$termo do produto.
• Descobrir:$A\overline{A}$Os termos do produto podem levar a “risco de corrida”.
  
• Termos de multiplicação complementares: $A\cdot \overline{A}$。
• Eliminar: $F=(A+B)(\overline{A}+C)=A\overline{A}+AC+B\overline{A}+AC=AC+B\overline{A}+AC$ . Dessa forma, não há itens complementares e, até certo ponto, evita-se a concorrência e a assunção de riscos.

2. Adicione termos de produto para evitar adicionar termos complementares

• Como acima mencionado,$F=AC+B\overline{A}+AC$, quando B=C=1,$F=A+\overline{A}+1=1$ . O termo do produto BC aqui = 1 desempenha um papel para evitar o risco de concorrência na adição de termos complementares.
• de acordo comOperações de identidade "OR" comumente usadas(Seção 2.1),$AB+\overline{A}C+AC=AB+\overline{A}C$。
• Ao encontrar funções lógicas$eu=AC+B\overline{C}$Neste formulário, podemos adicionar o termo do produto$AB$。
  

3. Capacitor paralelo na saída

• Para cenários de trabalho mais lentos.
• O valor da capacitância é 4 ~ 20pF. Ele desempenha um papel de "suavização" no risco de pulsos estreitos.
• Desvantagem: As bordas ascendentes e descendentes da forma de onda de saída ficarão mais lentas.

4.4 (Foco de aprendizagem) Vários circuitos integrados lógicos combinacionais típicos

• Codificador, decodificador, seletor de dados, distribuidor de dados, comparador numérico, unidade de operação aritmética/lógica.

4.4.1 Codificador

1. Definição e princípio de funcionamento

• Usar um código binário para representar informações com um significado específico é chamado de codificação.
• Um circuito lógico com função de codificação é chamado de codificador.
  

(1) Decodificador comum (codificador de 4 fios-2 fios)

• 4 entradas${EU}_0{EU}_1{EU}_2{EU}_3$, sinal ativo de alto nível.
• 2 saídas$E_1{E}_0$。
• Premissa: a qualquer momento,${EU}_0{EU}_1{EU}_2{EU}_3$ Só pode haver um valor de 1.E há um código binário correspondente$E_1{E}_0$。
• Conforme mostrado na tabela abaixo, além das quatro combinações de valores das quatro entradas, as saídas correspondentes às outras 12 combinações são todas 00.

• Expressões lógicas e diagramas lógicos
  $E_1=\overline{{EU}_0}\overline{{EU}_1}{EU}_2\overline{{EU}_3}+\overline{{EU}_0}\overline{{EU}_1}\overline{{EU}_2}{EU}_3$
  $E_0=\overline{{EU}_0}{EU}_1\overline{{EU}_2}\overline{{EU}_3}+\overline{{EU}_0}\overline{{EU}_1}\overline{{EU}_2}{EU}_3$

• Pergunta adicional: Se mais de 2 das 4 entradas tiverem o valor 1 ao mesmo tempo, a saída será codificada incorretamente.
  Por exemplo:${EU}_2={EU}_3=1$hora,$E_1{E}_0=0$。
• Para resolver este problema, prioridades e prioridades podem ser definidas aumentando a prioridade.

(2) Codificador de prioridade

• Com base no exposto, liste a tabela verdade.

• Expressão lógica:
  $E_1={EU}_2\overline{{EU}_3}+{EU}_3={EU}_2+{EU}_3$
  $E_0={EU}_1\overline{{EU}_2}\overline{{EU}_3}+{EU}_3={EU}_1\overline{{EU}_2}+{EU}_3$

(3) O valor de saída é válido

• Pergunta extra: Quando${EU}_0=1ou{EU}_0=1$sempre sempre$E_1{E}_0=0$ .Entradas diferentes, mesmas saídas, indistinguíveisA saída válida é 0 (${EU}_0=1$）eSaída inválida 0。
• Para resolver este problema, você pode adicionar uma expressão "O valor de saída é válido"O valor do sinalizador de saída é GS.
• Por exemplo, o seguinte codificador 8421BCD. A primeira e a segunda linhas da tabela verdade são ambas 0000. Somente quando GS==1, significa que ABCD neste momento é um código válido.

2. Codificador de prioridade de circuito integrado

• Típico: codificador de prioridade CD4532 (descontinuado)
  

• $codificador\; de\; prioridade{EU}_{7}Prioridade\; máxima,{EU}_{0}A\; prioridade\; mais\; baixa.$

  • Somente quando EI=1 o codificador funciona.
  • Quando EI = 0, o encoder está proibido de funcionar (a saída é toda de baixo nível).

• Quando EI=1, quando todas as entradas são de baixo nível, nãoprioridade mais baixa Insira alto nível e produza 000 neste momento. Neste momento EO=1.

• Somente quando EI=1 e todas as entradas forem 0, EO=1. Dedicado ao EI em cascata com outro dispositivo.

• Quando EI=1, pelo menos um dos terminais de entrada é de alto nível 1 e GS=1.

• Consulte o livro para expressões lógicas específicas e diagramas de blocos lógicos.

• $quandoE{EU}_1=0tempo,\; filme1Desabilitado.E_2{E}_1{E}_0==000，G{S}_1=0，E{O}_1=0。E{EU}_0=0,pedaço0Também\; desativado.$

  • $Neste\; momentoG{S}_0=0。{eu}_3{eu}_2{eu}_1{eu}_0=0000。GS=G{S}_1+G{S}_0=0,$
  • Esta é uma codificação inválida.

• $quandoE{EU}_1=1tempo,\; filme1A\; codificação\; é\; permitida\; se{EU}_{15}-{EU}_8=\mathrm{000...000},Neste\; momentoE{O}_1=1,deste\; modoE{EU}_0=1.pedaço0A\; codificação\; é\; permitida.Pode-se\; perceber\; que\; o\; filme1A\; codificação\; tem\; prioridade\; sobre\; fatias0codificação$。

  • $Neste\; momento{eu}_3=G{S}_1=0，eu2=E{2}_1+E{2}_0=E{2}_0，eu1=E{1}_1+E{1}_0=E{1}_0，eu0=E{0}_1+E{0}_0=E{0}_0$。
  • $O\; intervalo\; de\; codificação\; de\; saída\; é0000-0111$。

• $quandoE{EU}_1=1tempo,\; filme1A\; codificação\; é\; permitida\; se{EU}_{15}-{EU}_{8}pelo\; menos\; um1,Neste\; momentoE{O}_1=0,deste\; modoE{EU}_0=0,pedaço0A\; codificação\; é\; proibida.$

  • $Neste\; momento{eu}_3=G{S}_1=1，eu2=E{2}_1+E{2}_0=E{2}_1，eu1=E{1}_1+E{1}_0=E{1}_1，eu0=E{0}_1+E{0}_0=E{0}_1$
  • $O\; intervalo\; de\; codificação\; de\; saída\; é1000-1111$。

4.4.2 Decodificador

• 138 decodificador.
• 151 seletor de dados.

1. Definição e função

• Existem dois tipos de decodificadores:
  • Decodificador de endereço exclusivo: Converte uma série de códigos em um sinal válido que corresponde a um. (Por exemplo, o computador decodifica o endereço da unidade de armazenamento, converte o código de endereço em um sinal válido e seleciona a unidade de armazenamento correspondente)
  • Transcodificador: Converte um código em outro código.

(1) Decodificador binário

• n terminais de entrada
• $2^{não}$terminal de saída
• 1 terminal de habilitação

(2) decodificador de 2 fios a 4 fios

• Terminal de saída, nível baixo ativo
  
• tabela verdade

• expressão lógica (NÃO portãoePorta NANDforma de expressão)

$\overline{E_0}=\overline{\overline{\overline{E}}\cdot \overline{A_1}\cdot \overline{A_0}}$ //00
$\overline{E_1}=\overline{\overline{\overline{E}}\cdot \overline{A_1}\cdot A_0}$ //01
$\overline{E_2}=\overline{\overline{\overline{E}}\cdot A_1\cdot \overline{A_0}}$ //10
$\overline{E_3}=\overline{\overline{\overline{E}}\cdot A_1\cdot A_0}$ //11

• Diagrama lógico do decodificador de 2 fios para 4 fios
  

2. Decodificador de circuito integrado

(1) Decodificador binário

Decodificador de 2 fios-4 fios x2

• Use 74x139 para indicar CMOS tipo 74HC139 ou TTL tipo 74LS139.
• 74x139sim"Decodificador duplo de 2 fios para 4 fios”。
• Dois decodificadores independentes são embalados em um chip integrado. (veja acima para detalhes)
  

Decodificador de 3 a 8 fios

• Use 74x138 para representar CMOS tipo 74HC138 ou TTL tipo 74LS138.
• 74x138simDecodificador de 3 a 8 fios。
• usarDecodificador de 3 a 8 fiospode constituirDecodificador de 4 a 16 linhas、Decodificador de 5 a 32 linhas、Decodificador de 6 a 64 linhas。
• quando$E_3=1,\overline{E_2}=\overline{E_1}=0$, o decodificador está em condições de funcionamento.

• Seguindo o artigo anterior, a expressão lógica de "decodificador de 3 linhas-8 linhas" pode ser derivada.

$\overline{E_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot \overline{A_1}\cdot \overline{A_0}}$ //000
$\overline{E_1}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot \overline{A_1}\cdot A_0}$ //001
$\overline{E_2}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot A_1\cdot \overline{A_0}}$ //010
$\overline{E_3}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot A_1\cdot A_0}$ //011
$\overline{E_4}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot \overline{A_1}\cdot \overline{A_0}}$ //100
$\overline{E_5}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot \overline{A_1}\cdot A_0}$ //101
$\overline{E_6}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot A_1\cdot \overline{A_0}}$ //110
$\overline{E_7}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot A_1\cdot A_0}$ //111

Decodificador de linha 5x-32

• Use 74x139 e 74x138 para formar um "decodificador de 5 linhas-32 linhas"
  

O decodificador de 3 a 8 fios implementa função lógica

• A função lógica é$eu=\overline{A}\cdot \overline{C}+A\cdot B$
• A entrada do decodificador de 3 a 8 linhas pode ser definida como A, B e C.
• A saída do decodificador de 3 a 8 linhas é na verdade a saída de 8 linhas correspondente aos vários termos mínimos de A, B e C.
• Para qualquer combinação ABC, apenas uma saída estará em um nível válido.
• L é na verdade uma coleção de várias combinações de A, B e C.

$eu=\overline{A}\cdot \overline{C}+A\cdot B=\overline{A}\cdot \overline{B}\cdot \overline{C}+\overline{A}\cdot B\cdot \overline{C}+A\cdot B\cdot \overline{C}+AAC={eu}_0+{eu}_2+{eu}_6+{eu}_7$

$\overline{E_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot \overline{A_1}\cdot \overline{A_0}}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_0}$ //000
$\overline{E_1}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot \overline{A_1}\cdot A_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_1}$ //001
$\overline{E_2}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot A_1\cdot \overline{A_0}}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_2}$ //010
$\overline{E_3}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot A_1\cdot A_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_3}$ //011
$\overline{E_4}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot \overline{A_1}\cdot \overline{A_0}}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_4}$ //100
$\overline{E_5}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot \overline{A_1}\cdot A_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_5}$ //101
$\overline{E_6}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot A_1\cdot \overline{A_0}}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_6}$ //110
$\overline{E_7}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot A_2\cdot A_1\cdot A_0}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot {eu}_7}$ //111

• $certificar-se{E}_3=1,E_2=0,E_1=0$, isto é $\overline{E_0}=\overline{{eu}_0}，\overline{E_2}=\overline{{eu}_2}，\overline{E_6}=\overline{{eu}_6}，\overline{E_7}=\overline{{eu}_7}$。

• Transforme funções lógicas de acordo com a lei de inversão
  $eu=\overline{\overline{eu}}=\overline{\overline{{eu}_0+{eu}_2+{eu}_6+{eu}_7}}=\overline{\overline{{eu}_0}\cdot \overline{{eu}_2}\cdot \overline{{eu}_6}\cdot \overline{{eu}_7}}=\overline{\overline{{eu}_0+{eu}_2+{eu}_6+{eu}_7}}=\overline{\overline{E_0}\cdot \overline{E_2}\cdot \overline{E_6}\cdot \overline{E_7}}$

• Obtenha o diagrama lógico
  

(2) Decodificador binário-decimal

• 774HC42

• 4 entradas

• 10 terminais de saída, a saída está ativa em nível baixo, correspondendo aos números decimais 0~9.
  

• 4 terminais de entrada, um total de 16 situações

• apenas${eu}_0,{eu}_1,{eu}_2......{eu}_9$É uma entrada válida (o pino de saída correspondente produz 0 baixo e as outras saídas são 1 alto).

• Entre os 6 restantes${eu}_{10},{eu}_{11},{eu}_{12}......{eu}_{15}$Isso significa que não há saída de decodificação válida (quando inválida, a saída é alta 1).

• Desenhe os diagramas de forma de onda de entrada e saída do 74HC42.

• Se o loop DCBA inserir 0000-1001, ele irá$\overline{E_0}chegar\overline{E_9}$O loop superior emite "sinal de pulso sequencial".
• O decodificador pode ser construídopulso de sequênciaGerar circuito.
  

(3) Decodificador de display de sete segmentos

• Princípio de exibição de tubo digital
  

• Decodificador de display integrado de sete segmentos. 74HC4511 (cátodo comum) (o nível alto acende)

• $euE$Ativação de trava

• $\overline{euE}$entrada de teste da lâmpada quando$\overline{euE}=0$Quando , ag gera tudo 1 e exibe a fonte "8".

• $\overline{Beu}$Entrada de luz apagada, quando$\overline{euE}=1,e\overline{Beu}=1$ Quando , ag todas as saídas 0. Pode ser usado para extinguir zero "0" desnecessário exibido.
  

• $E_3{E}_2{E}_1{E}_0$=0000, o glifo de saída correspondente "0"

• $E_3{E}_2{E}_1{E}_0$=0001, a fonte de saída correspondente "1"

• $E_3{E}_2{E}_1{E}_0$=0010, a fonte de saída correspondente "2"

• $E_3{E}_2{E}_1{E}_0$=0011, a fonte de saída correspondente "3"

• $E_3{E}_2{E}_1{E}_0$=0100, a fonte de saída correspondente "4"

• $E_3{E}_2{E}_1{E}_0$=0101, a fonte de saída correspondente "5"

• $E_3{E}_2{E}_1{E}_0$=0110, a fonte de saída correspondente "6"

• $E_3{E}_2{E}_1{E}_0$=0111, a fonte de saída correspondente "7"

• $E_3{E}_2{E}_1{E}_0$=1000, a fonte de saída correspondente "8"

• $E_3{E}_2{E}_1{E}_0$=1001, a fonte de saída correspondente "9"

• 1010-1111, desligado

3. Distribuidor de dados

• De um para muitos, os dados na linha de dados comum são enviados para diferentes canais conforme necessário.

• Semelhante a "interruptor multithrow monopolar"

• Usando um decodificador de endereço exclusivo, implemente o alocador de dados

• Por exemplo, 74x138 integra um decodificador de 3 a 8 linhas.

• $\overline{E_1}como\; entrada\; de\; dados$

• $E_0{E}_1{E}_2{E}_3{E}_4{E}_5{E}_6{E}_7$8 canais como saída de dados
  

• $\overline{E_2}=\overline{E_3\cdot \overline{\overline{E_2}}\cdot \overline{\overline{E_1}}\cdot \overline{A_2}\cdot A_1\cdot \overline{A_0}}$ //010

• Na foto acima,$E_3=1，\overline{E_2}=0$, quando a linha de endereço$A_2{A}_1{A}_0=010$hora,$\overline{E_2}=\overline{E_1}$

• Da mesma forma podemos concluir:
  Quando a linha de endereço$A_2{A}_1{A}_0=000$hora,$\overline{E_0}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=001$hora,$\overline{E_1}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=010$hora,$\overline{E_2}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=011$hora,$\overline{E_3}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=100$hora,$\overline{E_4}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=101$hora,$\overline{E_5}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=110$hora,$\overline{E_6}=\overline{E_1}=E$,outro$E_x=1$。
  Quando a linha de endereço$A_2{A}_1{A}_0=111$hora,$\overline{E_7}=\overline{E_1}=E$,outro$E_x=1$。

4.4.3 Seletor de Dados

1. Definição e função

• A função é oposta ao "alocador de dados" em 4.4.2.3 acima.
• Muitos para um.
• Por exemplo, seletor de dados 4 para 1.
  
• $\overline{E}=0$, autorizado a trabalhar.
• quando$S_1=0，S_0=0$hora,$E={EU}_0$
• quando$S_1=0，S_0=1$hora,$E={EU}_1$
• quando$S_1=1，S_0=0$hora,$E={EU}_2$
• quando$S_1=1，S_0=1$hora,$E={EU}_3$

2. Seletor de dados de circuito integrado

• 74x151: seletor de dados de seleção de 1 a 8. Corresponde ao CMOS tipo 74HC151 e TTL tipo 74LS151.
• 74x153: Seletor de dados duplo 4 para 1. Corresponde ao CMOS tipo 74HC153 e TTL tipo 74LS153.
• 74x157: Seletor de dados quatro para dois para um. Corresponde ao CMOS tipo 74HC157 e TTL tipo 74LS157.
• 74x251: Com saída tri-state, quando$\overline{E}=1$ , a saída está em um estado de alta impedância. Suporta múltiplas saídas de chip"Linha e”。
• 74x253: Com saída tri-state, quando$\overline{E}=1$ , a saída está em um estado de alta impedância. Suporta múltiplas saídas de chip"Linha e”。
• 74x257: Com saída tri-state, quando$\overline{E}=1$ , a saída está em um estado de alta impedância. Suporta múltiplas saídas de chip"Linha e”。

(1)74HC151

$E=\overline{S_2}\cdot \overline{S_1}\cdot \overline{S_0}\cdot E_0+\overline{S_2}\cdot \overline{S_1}\cdot S_0\cdot E_1+\overline{S_2}\cdot S_1\cdot \overline{S_0}\cdot E_2+\overline{S_2}\cdot S_1\cdot S_0\cdot E_3+S_2\cdot \overline{S_1}\cdot \overline{S_0}\cdot E_4+S_2\cdot \overline{S_1}\cdot S_0\cdot E_5+S_2\cdot S_1\cdot \overline{S_0}\cdot E_6+S_2\cdot S_1\cdot S_0\cdot E_7$

(2) Aplicação do seletor de dados

• Extensões para seletores de dados.

  • Extensão do bit de saída ($E_0->E_1{E}_0$)
  • Extensão de dígito de entrada ($E_7{E}_6{E}_5{E}_4{E}_3{E}_2{E}_1{E}_0->E_{15}{E}_{14}{E}_{13}{E}_{12}{E}_{11}{E}_{10}{E}_9{E}_8{E}_7{E}_6{E}_5{E}_4{E}_3{E}_2{E}_1{E}_0$）。

• gerador de função lógica

  • Seletor de dados 8 para 1 conhecido.
    $E=\overline{S_2}\cdot \overline{S_1}\cdot \overline{S_0}\cdot E_0+\overline{S_2}\cdot \overline{S_1}\cdot S_0\cdot E_1+\overline{S_2}\cdot S_1\cdot \overline{S_0}\cdot E_2+\overline{S_2}\cdot S_1\cdot S_0\cdot E_3+S_2\cdot \overline{S_1}\cdot \overline{S_0}\cdot E_4+S_2\cdot \overline{S_1}\cdot S_0\cdot E_5+S_2\cdot S_1\cdot \overline{S_0}\cdot E_6+S_2\cdot S_1\cdot S_0\cdot E_7$

  • $E={eu}_0\cdot E_0+{eu}_1\cdot E_1+{eu}_2\cdot E_2+{eu}_3\cdot E_3+{eu}_4\cdot E_4+{eu}_5\cdot E_5+{eu}_6\cdot E_6+{eu}_7\cdot E_7$

  • função lógica$eu=\overline{A}AC+A\overline{B}C+AB$
    $eu=\overline{A}AC+A\overline{B}C+AB=\overline{A}AC+A\overline{B}C+AB\overline{C}+AAC={eu}_3+{eu}_5+{eu}_6+{eu}_7$

  • Use o seletor de dados 8 para 1 para implementar a função L acima
    $eu=E={eu}_3+{eu}_5+{eu}_6+{eu}_7,em{E}_7{E}_6{E}_5{E}_3=1111，E_4{E}_2{E}_1{E}_0=0000$
    

• Dados paralelos a dados seriais
  

4.4.4 Comparador numérico

1. Definição e função

• Compare a magnitude de dois números.

(1) comparador numérico de 1 dígito

• Listar tabela verdade

• expressão lógica
  • $F_{A>B}=A\cdot \overline{B}$
  • $F_{A<B}=\overline{A}\cdot B$
  • $F_{A==B}=A\cdot B+\overline{A}\cdot \overline{B}$
• diagrama lógico
  

(2) comparador numérico de 2 dígitos

• Listar tabela verdade

• expressão lógica
  $F_{A>B}=F_{A_1>B_1}+F_{A_1==B_1}\cdot F_{A_0>B_0}$
  $F_{A<B}=F_{A_1<B_1}+F_{A_1==B_1}\cdot F_{A_0<B_0}$
  $F_{A==B}=F_{A_1==B_1}\cdot F_{A_0==B_0}$

• diagrama lógico
  

2. Comparador numérico integrado

• Comparador numérico de 74x85, 4 bits. (CMOS tipo 74HC85)
• 74x682, comparador numérico de 8 bits.

(1) Funções do 74HC85

• ${EU}_{A>B}、{EU}_{A=B}、{EU}_{A<B}$ É o terminal de entrada de expansão. Quando as entradas AB de 4 bits são todas iguais, o tamanho de AB é determinado com base no terminal de entrada estendido.
  
• Expressões lógicas podem ser escritas listando uma tabela verdade.

(2) Expansão de dígitos do comparador numérico

• Conexão em série, expandida para comparador numérico de 8 bits
  

• Conexão paralela, expandida para comparador numérico de 16 bits.

• Quando conectado em paralelo, a velocidade é rápida.
  

Para restrições de tamanho de artigo, consulte "[Notas de Estudo] 4. Circuitos Lógicos Combinacionais (Parte 2)" posteriormente.